无耻的 SystemVerilog Posted on 2015-01-29 Edited on 2025-06-21 In work Word count in article: 49 Reading time ≈ 1 mins. SystemVerilog 改的越来越像 VHDL 了，忽然感觉如果把它和 VHDL 视为两个水火不容的竞争着，那么 SystemVerilog 应该是个无耻的剽窃者，它很无耻啊。